Design
增加了interface和package的内容，其它是在Verilog基础上作了些细节提升。没有太大改变。
参考书目：《SystemVerilog for Design A Guide to Using SystemVerilog for Hardware Design and Modeling》， 作者Stuart Sutherland ， Simon Davidmann， Peter Flake。
Verification
SystemVerilog更多的是为验证而生，引入面向对象元素和软件设计思想，仿真事件模型也更精确，但这些只能用在验证上，设计用不了。
参考书目：《SystemVerilog for Verification A Guide to Learning the Testbench Language Features》， 作者Chris Spear， Greg Tumbush。
Assertion
断言是从另一个角度进行验证，和verilog是完全独立的。最开始以为Assertion属于Verification，惭愧。
参考书目： 《A Practical Guide for SystemVerilog Assertions》，作者Srikanth Vijayaraghavan Meyyappan Ramanathan。
语法手册：SystemVerilog 3.1a Language Refefence Manual
标准规范：IEEE std 1800-2017
2022年12月15日